東京高等裁判所 昭和６０年（行ケ）２０４号 判決
一 請求の原因一ないし三の事実は、当事者間に争いがない。
二 そこで、原告主張の本件審決を取り消すべき事由について判断する。
１ 請求の原因四１について
（一） 原告は、本件審決の第一周知例及び第二周知例に示される周知の方法の認定は誤りであり、右各周知例に示される帯電の方法は、いずれもいわゆる「アバランシ効果」によつて蓄積ゲートを陽性に帯電する方法であり、本件第一発明が「チヤネル注入」によつて蓄積ゲートを負性に帯電する方法であるのとは、構成を全く異にする旨主張する。
成立に争いのない甲第八号証（第一周知例）及び甲第九号証（第二周知例）によれば、確かに、原告主張のとおり、第一周知例及び第二周知例には、いずれも、蓄積ゲート及び制御ゲートを有するＦＥＴメモリにおいて、蓄積ゲートを陽性に帯電するに当たつてドレインとサブストレートの間に逆バイアスを加え、なだれを起こさせて蓄積ゲートに絶縁体を貫通させて正孔を注入するいわゆる「アバランシ効果」によつて蓄積ゲートを陽性に帯電する方法が記載されていることが認められる。しかし、右甲号各証特に甲第九号証の第４図及び同号証八三頁右欄四行ないし一二行の「提案された第二のものは第４図に示す構造で、チヤネル注入型と呼ばれている。ＭＯＳトランジスタにおいて、チヤネルのピンチオフ領域では105V／cm 以上の電界によつて電子が加速され、キヤリアはほとんど表面に平行に走つているが、格子散乱によりsio2方向への成分も存在し、かつsi―sio2界面の障壁をこえる確率も出てくる。注入効率はよくないが、これによつて電子を注入することができ、ドレイン接合のアバランシユによつて注入された正孔を消去することができる。」との記載によれば、蓄積ゲート及び制御ゲートを有するＦＥＴメモリにおいて蓄積ゲートに絶縁体を貫通させて電子を注入する方法としていわゆる「チヤネル注入」の方法が本願の優先権主張の基礎となる第一国出願日前、当業技術者にとつて周知の技術的事項であつたことが認められる（蓄積ゲートに対する電子の注入が、書込み（帯電）であるか消去（放電）であるかの差異を捨象すれば、蓄積ゲートに絶縁体を貫通させて電子を注入する方法として、いわゆる「チヤネル注入」の方法が本願の優先権主張の基礎となる第一国出願日前当業技術者にとつて周知の技術的事項であつたことは、原告の自認するところである。）。そして、前記当事者間に争いのない本件審決の理由の要点によれば、本件審決は、「蓄積ゲート及び制御ゲートを有するＦＥＴメモリにおいて、蓄積ゲートに絶縁体を貫通させて電子を注入する方法として、本願第一発明のように、制御ゲートによりチヤネルを導通制御しソース・ドレイン電流の電子をエネルギを獲得させてホツト・エレクトロンとして、絶縁体を貫通させ蓄積ゲートに注入するいわゆるチヤネル注入すること」が周知の方法であると認定していることが認められるから、本件審決の右認定に誤りはない。
（二） 原告は、本願第一発明と第一周知例及び第二周知例の方法は同じ「チヤネル注入」の方法をとつているが、本願第一発明では蓄積ゲートの帯電の際であるのに対し、第一周知例及び第二周知例では放電の際であるという大きな差異があるのに、本件審決が、引用第一発明の電荷（電子）注入方法に代えて右周知の「チヤネル注入」方法を用いることは当業技術者が容易に想到し得たものと認められるとした点を違法と主張する。
しかしながら、「帯電（書込み）」であるか「放電（消去）」であるかは、蓄積ゲートに電子を注入した結果、該蓄積ゲート内にどのような電気的状態が生じたかをいうこと、「帯電」の場合も、「放電」の場合も電子を注入するために使用されるいわゆる「チヤネル注入」の方法そのものは、技術手段として差異がないことは、当事者間に争いがない。
そして、本願第一発明の要旨が本件審決認定のとおりであり、引用第一発明が引用例に記載されていること本件審決認定のとおりであること、本願第一発明と引用第一発明との間に本件審決認定のとおりの一致点及び相違点が存在することは、原告の認めて争わないところである。
以上の事実によれば、本願第一発明と引用第一発明とは、ともに蓄積ゲート及び制御ゲートを有するｎチヤネルＦＥＴメモリの動作方法に係るもので、両者の間には、本願第一発明が蓄積ゲートに絶縁体を貫通させて電子を注入する方法として、いわゆる「チヤネル注入」の方法を採用しているのに対し、引用第一発明はチヤネル効果により、制御ゲートと半導体サブストレート間に制御ゲートを正とする電圧を印加することによる方法を採用している点で差異が認められるだけで、その余の構成に実質的差異はないことが認められるのである。そうであれば、第一引用発明の右「チヤネル効果」による方法に代えて、前叙の、蓄積ゲートに絶縁体を貫通させて電子を注入する方法として、本願の優先権主張の基礎となる第一国出願日前当業技術者にとつて周知の技術的事項であつたいわゆる「チヤネル注入」の方法を採用することは、当業技術者が容易に想到することができたものと認めることができ、同旨の本件審決の判断に誤りはないといわなければならない。
なお、原告は、引用第一発明の蓄積ゲートへの負の帯電には、「トンネル効果」を使用しているので、注入のために特に高い電圧を必要とする欠点があるので、その欠点のある引用第一発明に、低い電圧で電子を注入できる「チヤネル注入」の方法を適用することは到底容易に想到できることではない旨主張するが、高い電圧を必要とするとの欠点は、引用第一発明が原告のいう「トンネル効果」（正しくは、前記「チヤネル効果」）による方法を採用しているからであることは、原告の右主張自体から明らかであつて、引用第一発明の前記「チヤネル効果」による方法に代えて「チヤネル注入」の方法を採用することを想到することが容易ではない理由を肯定するに足る証拠がない本件では、原告の右主張は採用できない。
（三） よつて、請求原因四１の主張は採用できない。
２ 同四２について
（一） 原告主張の(1)の効果について
本願第一発明及び本願第二発明において、各メモリ・セルに第二のＦＥＴを必要とするか否かは、ＦＥＴの特性やメモリの制御回路の構成との関連で決められるものであることは、本願明細書の「第４図に示すように、本発明の複数のｎチヤネルＦＥＴメモリをマトリツクス状に配置し、個々のメモリセルを唯一のｎチヤネルＦＥＴメモリにより構成することもできる。」（成立に争いのない甲第二号証三一頁二行ないし五行）との記載及び右甲第二号証の第４図並びに本件口頭弁論の全趣旨から認めることができるところ、前記当事者間に争いのない本願発明の要旨によれば、本願第一発明及び本願第二発明は、このようなメモリの制御回路の構成を要旨とするものではないことが認められるから、原告主張の(1)の効果は本願第一発明及び本願第二発明の奏する効果とはいえない。したがつて、本願第一発明及び本願第二発明が原告主張の(1)の効果を奏することを前提とする主張は、採用するに由ない。
（二） 原告主張の(2)、(3)の効果について
原告主張の(2)、(3)の効果が本願第一発明及び本願第二発明の奏する効果であることは、当事者間に争いがない。しかしながら、右(2)、(3)の効果は、使用電圧を低くすることができることそのものを効果としてあるいは使用電圧を低くすることができることに基づく効果を主張するものであることは主張自体から明らかであるところ、使用電圧を低くすることができる点は、前叙の「チヤネル注入」の方法を採用したことによる効果であることもその主張自体から明らかである。そうであれば、第一引用発明の電子の注入方法である「チヤネル効果」による方法に代えて「チヤネル注入」の方法を採用することは、本願の優先権主張の基礎となる第一国出願日前当業技術者に容易に想到できたと認められることは前叙のとおりであるから、そのように想到したものも、使用電圧を低くすることができ、したがつて、原告主張の(2)、(3)の効果を当然奏するものと認められる。したがつて、原告主張の(2)、(3)の効果は、引用第一発明及び周知の方法から当然予測できる効果にすぎないから、本願第一発明及び本願第二発明が奏する特段のものとすることはできない。したがつて、本願第一発明及び本願第二発明が奏する原告主張の(2)、(3)の効果が特段の効果であることを前提とする原告の主張は採用するに由ない。
（三） 結局、請求の原因四２の主張も採用できない。
三 以上のとおりであるから、その主張の点に判断を誤つた違法があることを理由に本件審決の取消を求める原告の本訴請求は、理由がないのでこれを棄却することとする。
〔編注〕本願発明の要旨は左のとおりである。
１ ソース領域とドレイン領域とを有する半導体サブストレートおよび、ソース領域とドレイン領域との間のチヤネル領域の上方に配置されかつ絶縁体で全部の面が囲まれている蓄積ゲートおよび、蓄積ゲートに静電容量的に作用する制御ゲートを備え、この場合動作中は蓄積ゲートが非帯電状態または負の帯電状態におかれるようにし、この場合蓄積ゲートの負の帯電を、チヤネル領域から絶縁体を貫通して蓄積ゲートに電子を供給することにより形成し、蓄積ゲートの帯電状態の検出（読み出し）の場合、ドレイン領域にソース領域よりも正の電位を加え同時に制御ゲートにソース領域を基準として次のような電位すなわち、蓄積ゲートが帯電していない場合はチヤネルが導通し、帯電している場合は遮断されるような電位を加えるようにしたｎチヤネルＦＥＴメモリにおいて、蓄積ゲート（G1）に電子を供給するため、制御ゲート（G2）によりチヤネル（Ｋ）が導通制御されている場合にドレイン領域にソース電位に比べて高い正の電位を加えてその際に該チヤネル領域を介して流れるソース・ドレイン電流の電子がエネルギを獲得し、絶縁体（Is）を貫通して蓄積ゲート（G1）に達する（チヤネル注入）ようにすることを特徴とする、ｎチヤネルＦＥＴメモリの動作方法（以下、「本願第一発明」という。）。
２ 蓄積ゲートに蓄積された負の電荷を放電（消去）するために、ドレイン領域（Ｄ）とサブストレート領域（HT）との間のPN接合部にアバランシブレークダウン電圧を加えてアバランシ効果により正孔を発生させ、該正孔を蓄積ゲート（G1）へ注入することを特徴とする本願第一発明の方法（以下、「本願第二発明」という。）。